Warp-V:RISC-V CPU核心发生器支持MIPS ISA

如果您一直在开放标准RISC-V ISA CPU核心,则会有很大的机会遇到WARP-V。对于NewBies,Warp-V是写入的RISC-V CPU核心生成器TL-VERILOG.(事务级Verilog)不仅支持RISC-V,还支持MIPS ISA。Warp-V一直在讨论一段时间,因为它在少量代码中具有无与伦比的架构可扩展性。

着名的谚语“必要性是发明之母”适用于TL-Verilog的发明,并用这一战略-V CPU核心发生器。几十年来,数百名工程师一直在努力设计一个在比赛中更复杂的单一CPU核心,以实现更高的单核性能。但是,随着半导体行业的最新发展,开发商和工程师Steve Hoover在设计CPU核心的几十年来,已经在仅需1.5周内提出了在仅需1.5周内开发Warp-V核心的想法,没有使用高级CPU微架构技术。

WARP-V CPU核心生成器

我们思想所致的一个重要问题是我们有verilog和vhdl时另一个HDL,TL-Verilog的原因。(扰流板:TL-Verilog不是硬件描述语言)。它有几个原因,例如将CPU设计为简洁,灵活,明确。使用TL-Verilog,与SystemVerilog中的一个循环设计相比,代码大小减少了几乎一半的循环管道深度。这发生是因为TL-Verilog模型是其Verilog等效的一半。当我们查看其他HDL时,它们在静态设计的描述中运行更多,但这不是TL-Verilog背后的概念,因为它是设计过程的构建,因此是硬件设计语言。

什么是WARP-V CPU核心发生器?

在核心的灵活性方面,回到Warp-V核心,它可以实现单级CPU,如微控制器甚至是七级通用处理器。作为一个开源项目,您现在可以使用小源代码来使其适合您的应用程序。WARP-V CPU核心仅具有无需虚拟内存,缓存和I / O的CPU核心实现。使用可定制的ISA,您现在可以添加可选的RISC-V扩展例如,与基础整数指令集(e)一样,整数乘法和分割(m),单精度浮点(f)和比特操纵(b)的标准扩展。

当我们查看Warp-V的CPU设计微架构时,我们可以注意到每个垂直绿线都分离虚拟管道级。所有这些虚拟管道阶段都可以映射到单个物理阶段或不同的物理阶段。由于它是RISC-V实现,因此解码,分支目标计算和寄存器映射到相同的物理阶段。该代码是通过使用宏预处理器M4而开发的,您可以使用它来将生成的代码作为源代码和调整微架构。

WARP-V CPU核心发电机微架构

但是当我们谈谈核心的灵活性时,为了亚博体育官下载满足这一点,还必须具有灵活的验证建模。作为一个开源项目,它可以有机会工作,并了解设计核心的集成水平。在GSOC(谷歌夏季的代码夏季)2018年,涂德尔福特的硕士学生,ÁkosHadnagy以及Steve Hoover,为验证建模提供了TL-Verilog的使用和灵活优势。

Warp-V接下来是什么?

在我们谈论Warp-V的未来发亚博体育官下载展之前,让我们首先了解如何使用此CPU核心生成器开始。要配置Warp-V,可以使用IDE编译和调试时使用命令行修改参数makerchip.。假设您已经完成了TL-Verilog和MakerChip的教程,您可以选择,编译和工作“Nav-TLV”窗口中的模型。有关入门的更多详细信息,可以找到官方GitHub存储库

makerchip ide
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即使Warp-V不一定是最佳选择,它也是一种民主化CPU的方式。在Warp-V周围可能没有很多,但您肯定可以在其他关联的工作负载上工作,如使其多核显示事务流程或甚至可以在TL-Chisel上工作。设计师Steve Hoover引用“RISC-V已经解放了ISA。现在是时候解放CPU和其他组成部分了。为更大的东西保存专利。“

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